\frameforsection[t]{
  \renewcommand\currentblocktitle{译码器是什么}
  \outonlyblock{
    \twocolumns{
      \begin{itemize}
	\item 广义的译码器是一种将一种编码转换为另一种编码的电路\\
	  如：七段显示译码器、3线-8线译码器等
	\item 狭义的译码器是一种将二进制码转换为独热码的电路\\
	  独热码：只有一位为1的二进制串，每一位1代表一个符号
	\item n-m($m\le 2^n$)译码器的原理图符号如右所示
      \end{itemize}
    }{
      \outfigure{.8}{译码器逻辑符号.png}
    }
  }
  \renewcommand\currentblocktitle{\hypertarget{2_2}{n-m译码器的Verilog描述}}
  \outonlyblock{
    \twocolumns{
      \begin{itemize}
	\item 定义一个带参数n和m、输出为独热码的译码器
	\item 如何创建实例？\\
	  \begin{itemize}
	    \item 使用默认参数值\\
	      Dec dec24(a,b);
	    \item 不使用默认参数值\\
	      Dec \#(3,8) dec38(a,b); 
	  \end{itemize}
      \end{itemize}
    }{
      \outfigure{.8}{n-m译码器Verilog描述.png}
    }[c]
  }
  \renewcommand\currentblocktitle{2-4译码器原理图}
  \outonlyblock{
    \twocolumns{
      \begin{enumerate}
	\item 根据2-4译码器真值表，很容易得到其输出逻辑函数\\
	  $b_0=\overline{a_1}\;\overline{a_0}$\\
	  $b_1=\overline{a_1}a_0$\\
	  $b_2=a_1\overline{a_0}$\\
	  $b_3=a_1a_0$\\
	\item 根据上述逻辑函数画出2-4译码器原理图
      \end{enumerate}
    }{
      \outfigure{.8}{2-4译码器原理图.png}
    }
  }
  \renewcommand\currentblocktitle{\hypertarget{2_3}{基于小型译码器构建大型译码器的方法}}
  \outonlyblock{
    \vspace{-2ex}
    \twocolumns[.4]{
      \begin{enumerate}
	\zihao{6}
	\item 为减小逻辑功效，构建大型译码器时，可以采用预译码方式，将扇入系数高的与门拆分，
	  改为由两部分扇入系数小的与门组成
	\item 例如，要实现6-64译码器，若不基于小型译码器（如2-4译码器）构建，则需要采用6输入与门完成
	\item 若基于小型译码器预译码，则可以按照如下规则实现：
	  \begin{enumerate}
	    \zihao{6}
	    \item 小型译码器个数=6/2=3
	    \item 每个小型译码器输出4位，各小型译码器分别取出一位，作为输入送入3输入与非门。小型译码器输出线索引号与64个与非门的输入具有规律
	  \end{enumerate}
	\item 大型译码器布线问题:预译码的高位信号通常靠近下方与门，可减小线径长度
      \end{enumerate}
    }{
      \outfigure{.5}{利用2-4译码器构造6-64译码器.pdf}
      [\zihao{-6}$z$下标:$\underbrace{0,1,2,3,0,1,2,3,\ldots,0,1,2,3}_{\text{16个``0,1,2,3''}}$\\
      $y$下标:$\underbrace{0,0,0,0,1,1,1,1,\cdots,3,3,3,3,\ldots,0,0,0,0,1,1,1,1,\cdots,3,3,3,3}_{\text{4个``0,0,0,0,1,1,1,1,\ldots,3,3,3,3''}}$\\
      $x$下标:$\underbrace{0,0,\cdots,0}_{\text{16个0}},\underbrace{1,1,\cdots,1}_{\text{16个1}},\ldots,\underbrace{3,3,\cdots,3}_{\text{16个3}}$
      ]
    }[t]
  }
  \renewcommand\currentblocktitle{\hypertarget{2_5}{大型译码器的Verilog实现案例}}
  \outonlyblock{
    \twocolumns{
      \begin{itemize}
	\item 案例描述\\
	  利用2-4译码器构造4-16译码器，给出Verilog源码
	\item 求解步骤
	  \begin{enumerate}
	    \item 需要2-4译码器个数=4/2=2
	    \item 两个2-4译码器输出为x(低位),y(高位)
	    \item 按照前面介绍的小型译码器构造大型译码器的规则构造输出
	  \end{enumerate}
      \end{itemize}
    }{
      \outfigure{.8}{基于小型译码器构造大型译码器的Verilog实现.png}
    }[c]
  }
  \renewcommand\currentblocktitle{\hypertarget{2_4}{利用$n-2^n$译码器实现任意$n$输入逻辑函数}}
  \outonlyblock{
    \twocolumns{
      \begin{itemize}
	\item 问题描述\\
	  给定任意形式的组合逻辑函数$f(a_0,a_1,\cdots,a_{n-1})$,基于$n-2^n$译码器，实现该逻辑函数
	\item 求解步骤
	  \begin{enumerate}
	    \item 将$f$表达式转换为最小项表达式
	    \item 将各最小项对应的$n-2^n$译码器输出接到或非门输入端，或非门输出即为逻辑表达式输出
	  \end{enumerate}
      \end{itemize}
    }{
      \outfigure{.8}{3-8译码器实现prime.png}[用3-8译码器实现素数判断]
    }[c]
  }
}
